Documentation

7 des 8 timers peuvent interrompre le CPU quand ils ne sont sous alimentés. Chaque interruption peut être masquée. La valeur de chaque bit d'interruption peut être interrogée indépendament de la condition de son masque. Le bit d'interruption pour le timer 4 (fréquence de transmission de l'UART) est piloté par les bits émetteur ou récepteur prêt de l'UART.

Si une interruption survient alors que le CPU est en veille, ça réveillera le CPU. Vu que l'un des timers sert au comptage des lignes, la très pratique interruption de "fin d'image" peut être générée ici.

Le signal d'interruption vient du timer quand celui ci vaut 0 ET que le timer tente d'effectuer un "emprunt". En fonction des bits de contrôle, l'emprunt peut ne pas avoir lieu, mais le signal d'interruption sera transmis. Ce signal demande alors au circuit de contrôle de bus de le donner au CPU. Si le CPU l'avait déjà, cette fonction n'imposera aucun délai supplémentaire. Si Suzy aavait le bus, alors le temps de latence maximum de Suzy pourrait être engagé. Ensuite, le signal d'interruption attends la fin du cycle CPU en cours avant d'effectivement interrompre le CPU.